这有什么好想不通的，只能说明你们的自然年龄虽已是成年期，但社会年龄还处于童年期。人际关系的本质就是利害关系，其它的如亲情、友情、爱情等都是表象，都会受本质的制约亲人也不例外！何谓利害？需要是生存的逻辑原点，与其相符者为利，反之相悖者为害，亲人如此很正常当夫妻反目时那就不仅如此啦。

1、静态 时序分析VS动态 时序分析

Static时序Analysis是用穷举法提取整个电路中的所有时序路径，计算这些路径上信号的传播延迟，检查信号的建立和保持时间是否满足时序的要求。通过对最大路径延迟和最小路径延迟的分析，可以在没有输入向量的情况下穷尽所有路径，运行速度快，占用内存少。它不仅可以全面检查芯片设计的功能，还可以利用时序 analysis的结果优化设计，因此静态时序 analysis在数字集成电路设计中得到了越来越多的应用。

模块编译完成后，用一系列激励信号作为输入，然后检查模块的输出信号是否正确，以验证模块是否正确。Dynamic 时序 simulation是通常的模拟，因为不可能生成覆盖门级网表中每条路径的完整测试向量。因此，在动态时序分析中，路径上一些可能的时序问题无法暴露。动态时序验证是在验证函数的同时验证时序

2、FPGA设计中为什么要加 时序 约束?

简单来说，就是因为写代码的时候，资源在fpga里面是随机使用的。换句话说，功能块资源、寄存器资源、路由资源等资源是随机分布的，不同的路由路径导致不同的延迟时间，会导致竞争风险的出现。所以为了避免这种情况，fpga资源的布局布线一定要-0。

3、对哪些信号需要进行 约束FPGA

最常用的约束有IO引脚位置约束和电平幅度约束，很好理解。另外就是时钟网约束。这一点非常重要。比如在你的系统中，驱动电路的时钟是27M，那么你需要在约束文件中加入下面的约束statement netref _ clk 27 mtnm _ netref _ clk 27m _ grp；time spects _ REF _ clk 27m period REF _ clk 27m _ grp:37n high 50%；这样，当工具连线时，它就会知道这个时钟驱动的所有网络必须满足至少27M速度的要求，占空比为50%。

一般来说，给所有十几兆的时钟网络加一个类似的约束比较好，工具会帮你把约束加到它驱动的所有网络上。另外，常用的还有约束以及延迟、偏斜等，具体可以去Xilinx的网站下载专门与Constains相关的文档来学习。我们把问题分成两部分，同步时钟域信号的处理和异步时钟域信号的处理。